牛客网Verilog刷题——VL7
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题目
根据输入信号a,b的大小关系,求解两个数的差值:输入信号a,b为8bit位宽的无符号数。如果a>b,则输出a-b,如果a≤b,则输出b-a。接口信号图如下:
答案
`timescale 1ns/1ns
module data_minus(input clk,input rst_n,input [7:0]a,input [7:0]b,output reg [8:0]c
);
wire a_great_b;
assign a_great_b = (a>b) ? 1'b1 : 1'b0;always @(posedge clk or negedge rst_n)if(!rst_n)c <= 'd0;elseif(a_great_b)c <= a - b;elsec <= b - a;endmodule