芯片设计工程师必备基本功——《设计与验证：Verilog HDL》

news/2024/5/8 10:06:32/文章来源:https://blog.csdn.net/nuoweishizi/article/details/134379812

Verilog HDL 作为两大硬件描述语言之一，拥有很大的用户群。据调查，目前美国有 90%左右的 IC 设计人员使用 Verilog. 在中国，大概再 50% 左右的人在使用 Verilog 。

大量高校毕业生和部分软件设计人员正在不断涌入这个领域。要想尽快在 IC设计领域站稳脚跟，就必须要尽快掌握 HDL 语言的设计方法。

现在市场上关于 Verilog 的书籍大多数是介绍语法和建模的，没有真正体现出理论性与实用性的结合。

今天移知教育要给大家分享的资料是《设计与验证：Verilog HDL》，学完资料并熟练使用其中的例子后，读者可以满足绝大多数公司对Verilog HDL的要求。此资料供学习参考，可以点击IC入行指导，或私信移知教育老师领取。话不多说，正文即将开始。

Verilog和VHDL

Verilog VHDL 作为最流行的 HDL 语言，从设计能力上而言都能胜任数字电路系统的设计任务。

VHDL最初被用作文档来描述数字硬件的行为，因此 VHDL 的描述性和抽象性更强，也就是说 VHDL 更适合描述更高层次(如行为级、系统级等)的硬件电路。

Verilog 最初是为更简捷、更有效地描述数字硬件电路和仿真而设计的，它的许多关键字和语法都继承了语言的传统，因此易学易懂。

前面己经提到最流行的 HDL 语言是 Verilog VHDL。后来在其基础上又发展出了许多抽象程度更高的硬件描述语言，如SystemVerilog Superlog SystemC CoWare 等。

这些高级 HDL 语言的语法结构更加丰富，更适合用于系统级、功能级等高层次的设计描述和仿真。HDL语言适用层次示意图如下图所示，其中实线框表示适用程度较高，虚线框表示适用程度较低。
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HDL 语言适用层次示意图

推荐初学者先从Verilog学起。Verilog 语法的寄存器和线网两种数据类型定义清楚，时序与组合电路描述简洁，能够帮助初学者快速了解硬件设计的基本概念，非常容易上手，这也是Verilog成为最受欢迎的 HDL 语言的主要原因。

但Verilog VHDL语言本身并没有什么优劣之分，而是各有所长。使用HDL语言描述数字硬件电路，其本质是将硬件电路抽象为语言这种表达形式，因此可以说HDL 是实际硬件电路与 EDA 工具之间的桥梁。选择何种语言作为桥梁本身并不重要，关键是如何有效地为真实电路建模，因此最重要的是建模的方法与思想。
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