【EDA Tools】Spyglass 检查 Verilog 和 SystemVerilog 混合语言及 Lint 检查

news/2024/4/24 23:54:44/文章来源:https://blog.csdn.net/m0_61298445/article/details/130346527

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写在前面

读入设计

发现问题并解决

Lint 检查


写在前面

Spyglass可以用于检查混合设计中的语言互操作性和一致性问题。对于设计中包含多种硬件描述语言的情况,Spyglass 能够识别并解析其中的模块及其互连,并对其进行验证。例如,在包含 Verilog 和 VHDL 的混合设计中,Spyglass 会自动识别并解析 Verilog 和 VHDL 文件及其相互连接。

通过运行 Spyglass Lint 功能,可以检查混合设计中的语言一致性问题&#x

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